三星全球首发42纳米栅极间距3D堆叠晶体管，逻辑芯片密度翻倍

芯片制程的持续微缩正面临物理极限的挑战，如何在不牺牲性能的前提下进一步提升晶体管密度，成为行业亟待解决的难题。三星电子近日公布了一项突破性技术，为下一代高性能芯片的发展指明了新方向。

在2026年VLSI超大规模集成电路研讨会上，三星宣布全球首次实现了栅极间距为

的3D堆叠场效应晶体管。这项技术摒弃了传统的横向微缩路径，转而采用垂直堆叠方案，将原本并排放置的N型和P型晶体管上下堆叠起来。这意味着，在，从而大幅提升芯片的集成密度和性能。

技术突破：从存储到逻辑的跨越

三星表示，3D堆叠结构的概念此前已在NAND闪存的V-NAND和DRAM的HBM中得到成功验证，但此次是首次在逻辑半导体领域实现。研究团队在上下堆叠的晶体管中，均采用了三层堆叠纳米片沟道设计。尤为关键的是，他们通过引入中间介质隔离层，有效解决了上下晶体管之间的电气隔离问题，并应用了RBC技术来实现上下晶体管的直接连接。

面向未来的应用与展望

这项技术的成功演示，标志着逻辑芯片设计进入了一个新阶段。晶体管从平面结构到FinFET，再到环栅结构，其演进核心都在于提升对电流的控制精度。而3D堆叠FET则开辟了垂直发展的新路线，被视为下一代芯片制程的关键使能技术。三星预计，该技术将主要应用于对算力要求极高的

的下一代逻辑芯片。研究团队指出，垂直堆叠结构不仅能使晶体管数量倍增，电力和性能理论上也可获得两倍提升。目前，三星计划继续推进该技术的商业化研究。