IBM推出全球首项亚1纳米芯片技术

最近，IBM放出了一个重磅消息：全球首款亚1纳米芯片技术正式亮相，晶体管架构直接干到了0.7纳米——也就是7埃节点。要知道，整个半导体行业一直在为芯片微缩的物理极限发愁，这个突破无疑是一颗定心丸。半导体这东西，说小不小，计算、通信、交通、关键基础设施，哪儿都离不开它。

这款亚1纳米芯片有多夸张？在指甲盖那么大的面积上，塞进了近1000亿个晶体管，密度是IBM两年前发布的2纳米芯片的两倍。怎么做到的？全靠一套首创的三维“纳米堆叠”架构，再加上一系列材料和结构上的创新。这等于告诉大家：就算芯片特征尺寸逼近原子级别，性能和效率照样能往上走。

根据已公开的技术数据，对比IBM自家的2纳米节点芯片，新款在性能上最多能提升50%，能效则可能提升70%。这意味着什么？生成式AI、云基础设施、下一代电子设备——这些吃算力的大户，终于有了更强劲的“心脏”。

IBM研究院院长Jay Gambetta对此评价道：“这不仅是蓝图的更新，更是计算领域的里程碑——技术从纳米时代正式跨入原子尺度。借助全新的纳米堆叠架构，我们不再只是把晶体管做小，而是重新设计了芯片结构，让性能和能效都大幅跃升。这项业界首创继承了IBM引领下一代技术的传统，为下一个计算时代铺好了路。”

纳米堆叠：芯片设计行业的重大突破

那么，纳米堆叠到底是什么？简单说，IBM的工程师们搞了一个全新的晶体管架构——叫“纳米堆叠”。这可不是小打小闹，它是业界第一个已知的三维纳米片晶体管设计，比之前IBM发明的纳米片架构又上了一个台阶。具体做法：把晶体管垂直堆叠起来，交错排列，利用三维顺序集成技术往芯片里塞进更多晶体管。更妙的是，每一层堆叠还能用不同的材料，这样每个晶体管的性能和能效都能独立调优。

这个架构可不是光在纸上画。IBM已经通过实验验证了：CMOS集成中的超薄介质键合、双通道工程能力，还有功能性CMOS反相器的开关性能，都达到了预期。这表明，纳米堆叠技术在物理上是可行的，完全可以用于实际计算。

不仅如此，IBM研究人员在VLSI 2026大会上发表的最新研究显示，纳米堆叠架构还能让SRAM面积缩小40%。这对芯片设计人员来说是个好消息：可以造出更高效率的芯片，同时还能满足先进AI工作负载对高带宽数据的渴求。

依靠这种突破性结构，逻辑技术第一次冲破了1纳米节点的天花板，进入了埃米级微缩时代——尺寸接近单个原子。当然，现在的晶体管节点更多是制造工艺的代名词，不代表确切的物理尺寸。但IBM的0.7纳米（7埃）技术，至少证明了微缩这条路还能继续走下去。按照IBM的路线图，纳米堆叠架构至少能为未来十年的微缩工艺提供支撑。

延续IBM在半导体创新领域数十年的领导者地位

这次突破也再次印证了IBM在半导体研发上的江湖地位。几十年来，从20世纪60年代的早期半导体，到全球首款2纳米节点芯片，IBM一直在引领风向。硅基芯片、AI硬件、逻辑芯片、量子处理器——这些前沿领域的持续创新，为未来的计算不断加码。

这项工作的老家在纽约州奥尔巴尼的一个半导体研究机构，那里马上就要配备高数值孔径极紫外光（High NA EUV）光刻工具——这对逻辑微缩的未来至关重要。这套设备由ASML开发，能实现超精密电路打印，为更小、更强的芯片铺路。IBM和Lam Research、Tokyo Electron、SCREEN Semiconductor Solutions等伙伴一直在联手开发新的High NA EUV工艺和工具，而且已经成功造出了可用设备。

IBM近期还宣布计划成立Anderon——全球首家专注于量子晶圆制造的代工厂。

按IBM的预计，纳米堆叠技术最快5年内就能应用到亚1纳米节点，并实现量产。

[1] S. Reboh 等，“面向 CMOS 7A节点及更远代的 NanoStack 晶体管架构”，VLSI 2025

[2] Chen Zhang 等，“交错通道纳米堆叠 SRAM 位单元的面积与性能”，VLSI 2026

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