开源的AI MPU

在AIoT和边缘计算领域，开源硬件正扮演着越来越关键的角色。它不仅是降低研发门槛、加速创新的利器，更是构建自主可控技术栈的重要基石。今天，我们就来梳理一下那些值得关注的开源AI处理器、翻跟斗IP以及集成平台，看看它们各自有何特点，又适用于哪些场景。

1. 基于RISC-V的开源AI MPU/翻跟斗

RISC-V架构的开放性，使其成为构建定制化AI处理单元的理想选择。以下几个项目代表了这一方向的前沿探索。

(1) SiFive Intelligence系列

在于其开源的RISC-V IP核，并支持AI扩展指令集，例如向量扩展（V扩展）和用户自定义指令。这意味着开发者可以在指令集层面进行深度优化。

方面，SiFive提供了部分RISC-V核的设计，比如X280，允许用户定制AI加速指令，灵活性很高。

主要面向对能效比要求苛刻的边缘推理和TinyML应用。

(2) CORE-V（OpenHW Group）

这是一个开源的RISC-V处理器家族，其

是原生支持面向AI加速的扩展，例如DSP和向量指令。

其中的

，设计上就考虑了对自定义AI协处理器的支持，为低功耗嵌入式AI场景提供了坚实的硬件基础。

(3) VEGA（ETH Zurich）

来自苏黎世联邦理工学院的VEGA项目，是一个

鲜明的开源RISC-V SoC。它直接集成了自定义的AI加速单元，支持INT8和FP16数据格式。

在

上，根据配置不同，其算力可达1到4 TOPS。项目非常完整，包括RTL代码和配套的工具链，从硬件到软件栈都提供了支持。

2. 开源AI翻跟斗IP核

除了完整的处理器，专注于加速计算的独立IP核也是开源生态中的重要组成部分，它们可以像“乐高积木”一样被集成到不同的SoC中。

(1) NVDLA（NVIDIA Deep Learning Accelerator）

由NVIDIA贡献的NVDLA，是一个

明确、成熟度较高的开源深度学习翻跟斗IP，专为CNN推理优化。

其

相当慷慨，提供了完整的RTL代码（Verilog）和编译器工具链。也很好，可以灵活集成到基于ARM或RISC-V的SoC中。当然，它也有其性：目前主要专注于推理，不具备训练功能。

(2) TENSAI（开源AI翻跟斗）

这是一个轻量级的开源AI翻跟斗IP，

是设计精简，支持INT8和FP16精度。它非常适合资源受限的，比如物联网和各类边缘设备。项目提供了RTL设计和测试用例等，便于快速评估和集成。

(3) OpenAI Accelerator（社区项目）

这是一个由社区推动的开源项目，其

是使用Chisel硬件设计语言构建，架构上支持灵活配置，可扩展性较强。方面，通过配置可以扩展到多TOPS的算力水平，为研究者提供了一个可高度定制的实验平台。

3. 开源SoC平台（集成AI加速）

如果说IP核是零部件，那么SoC平台就是已经设计好的整车底盘。以下平台将处理器、翻跟斗、外设等集成在一起，提供了更完整的参考设计。

(1) PULP（Parallel Ultra Low Power）

来自苏黎世联邦理工学院的PULP平台，是一个

鲜明的开源RISC-V多核SoC平台，其设计初衷就是超低功耗，并支持AI加速扩展。

平台下有几个

值得关注：

• GAP9
  ：可以看作是商用芯片GreenWa ves GAP9的学术开源版本，提供了完整的开源RTL代码。

• Hero
  ：一个集成了自定义AI加速单元的SoC设计。

这些项目主要

于传感器端AI和TinyML等对功耗极其敏感的场景。

(2) OpenTitan（安全AI SoC）

这是一个由谷歌等公司支持的开源安全芯片项目。其

在于将硬件安全根（Root of Trust）的设计理念置于核心，同时其架构允许集成AI加速模块。这使其成为为安全敏感的AI边缘设备（如门禁、支付终端）的理想底层硬件参考。